[비즈니스포스트] 삼성전자가 세계 최초로 업계 최고 성능의 6세대 고대역폭메모리(HBM4)를 양산 출하하며, HBM 주도뤈 탈환에 나선다.

삼성전자는 HBM4 개발 착수 단계부터 JEDEC 기준을 상회하는 성능 목표를 설정하고 개발을 추진해왔으며, 이번 제품에는 최선단 공정 1c D램(10나노급 6세대)을 선제적으로 도입해 재설계 없이 양산 초기부터 안정적인 수율과 업계 최고 수준의 성능을 확보했다고 12일 밝혔다.

황상준 삼성전자 메모리개발담당 부사장은 "삼성전자 HBM4는 기존에 검증된 공정을 적용하던 전례를 깨고 1c D램과 파운드리 4나노와 같은 최선단 공정을 적용했다"며 "공정 경쟁력과 설계 개선을 통해 성능 확장을 위한 여력을 충분히 확보함으로써, 고객의 성능 상향 요구를 적기에 충족할 수 있었다"고 말했다.

삼성전자는 HBM4 기술 경쟁력 강화를 위해 1c D램을 적용하는 한편, 베이스 다이의 특성을 고려해 성능과 전력 효율 측면에서 유리한 4나노 공정을 적용했다.

그 결과, 삼성전자 HBM4는 JEDEC 업계 표준인 8Gbps(초당 기가비트)를 약 46% 상회하는 11.7Gbps의 동작 속도를 안정적으로 확보했다.

이는 전작 HBM3E의 최대 핀 속도인 9.6Gbps 대비 약 1.22배 향상된 수치이며, 최대 13Gbps까지 구현이 가능해 AI 모델 규모가 커질수록 심화되는 데이터 병목을 효과적으로 해소할 것으로 기대된다.  

삼성전자의 HBM4는 단일 스택 기준 총 메모리 대역폭을 전작 HBM3E 대비 약 2.7배 향상된 최대 3.3TB/s 수준으로 끌어올려, 고객사 요구 수준인 3.0TB/s를 상회하는 성능을 확보했다.
  삼성전자의 HBM4는 12단 적층 기술을 통해 24GB~36GB의 용량을 제공하며, 고객사의 제품 일정에 맞춰 16단 적층 기술을 적용해 최대 48GB까지 용량을 확장한다.

삼성전자는 데이터 전송 I/O(Input/Output) 핀 수가 1024개에서 2048개로 확대됨에 따라 발생하는 전력 소모와 열 집중 문제를 해결하기 위해, 코어 다이에 저전력 설계 기술을 적용했다.

또 TSV 데이터 송수신 저전압 설계 기술 적용과 전력 분배 네트워크(PDN) 최적화를 통해 전 세대 대비 에너지 효율을 약 40% 개선했으며, 열 저항 특성은 약 10%, 방열 특성은 약 30% 높였다.

삼성전자는 자체적으로 보유한 파운드리 공정과 HBM 설계의 긴밀한 DTCO(Design Technology Co-Optimization) 협업을 통해, 품질과 수율을 동시에 확보한 최고 수준의 HBM을 지속적으로 개발해 나간다.

또 선단 패키징 역량을 자체적으로 보유하고 있어, 공급망 리스크를 최소화하는 한편 생산 리드타임을 단축할 수 있는 경쟁력을 갖추고 있다.

이와 함께 삼성전자는 글로벌 주요 그래칙처리장치(GPU)와 자체 칩을 설계·개발하는 차세대 주문형 반도체(ASIC) 기반 하이퍼스케일러 고객사들로부터 HBM 공급 협력 요청을 지속적으로 받고 있으며, 이들과의 기술 협력을 더욱 확대해 나간다.
  삼성전자는 이러한 시장 흐름 속에서 2026년 HBM 매출이 2025년 대비 3배 이상 증가할 것으로 보고, HBM4 생산 능력을 선제적으로 확대하고 있다.

삼성전자는 업계 최대 수준의 D램 생산능력과 선제적인 인프라 투자를 통해 확보해 온 클린룸을 기반으로, HBM 수요가 확대될 경우에도 단기간 내 유연하게 대응할 수 있는 생산 역량을 갖추고 있다.

2028년부터 본격 가동될 평택사업장 2단지 5라인은 HBM 생산의 핵심 거점으로 활용되며, AI·데이터센터 중심의 중·장기 수요 확대 국면에서도 안정적인 공급 대응 역량을 지속적으로 확보해 나간다.

삼성전자는 HBM4에 이어 HBM4E(7세대)도 준비하고 있으며, 2026년 하반기에 샘플 출하를 진행한다. 또 커스텀 HBM도 2027년부터 고객사별 요구에 맞춰 순차 샘플링을 시작한다. 나병현 기자