▲ 전영현 삼성전자 DS부문장 부회장이 올해 하반기 차세대 저전력 메모리 LPDDR6를 '1c D램' 공정으로 양산하며, 중국의 추격을 뿌리칠 것으로 예상된다. <그래픽 비즈니스포스트> |
[비즈니스포스트] 중국 창신메모리(CXMT)가 스마트폰, IT기기, 로봇, 자율주행차 등에 활용되는 저전력 메모리반도체(LPDDR) 기술력에서 한국을 턱밑까지 쫓아왔다.
전영현 삼성전자 DS부문장 부회장은 올해 하반기 차세대 ‘LPDDR6’를 ‘1c D램’ 공정으로 개발해, 퀄컴 등 빅테크에 공급을 추진하며 중국의 추격을 뿌리칠 것으로 예상된다.
6일 반도체 업계 취재를 종합하면 중국 CXMT가 이미 저전력 LPDDR5X 개발을 완료했으며, 차세대 LPDDR6 개발까지 시작한 것으로 파악된다.
저전력 메모리반도체는 인공지능(AI) 관련 전력 사용량이 급증하면서 주목받고 있다. 특히 미래 산업으로 꼽히는 로봇과 자율주행차도 LPDDR 메모리를 활용할 것으로 전망된다.
CXMT는 인공지능(AI) 반도체의 핵심으로 꼽히는 고대역폭메모리(HBM)와 더불어 LPDDR 메모리에서도 삼성전자를 바짝 추격하고 있다.
CXMT는 2023년 말 LPDDR5를 상용화했고, 올해 초에는 LPDDR5X 양산에도 성공했다. 삼성전자가 올해 하반기 출시할 것으로 알려진 LPDDR6 개발에도 최근 돌입한 것으로 알려졌다.
일각에서는 현재 기술 개발 속도를 고려하면 CXMT가 이르면 2026년 LPDDR6 양산에 성공할 수 있다는 관측도 나오고 있다. 삼성전자의 LPDDR6 양산 시점과 채 1년도 차이가 나지 않을 수 있는 것이다.
이에 따라
전영현 삼성전자 DS부문장 부회장은 올해 하반기 출시할 LPDDR6 개발과 양산에 집중할 것으로 보인다. 특히 ‘1c D램’ 공정이 중국과 기술격차를 벌리는 데 중요해 보인다.
D램 공정은 1x(1세대), 1y(2세대), 1z(3세대), 1a(4세대), 1b(5세대), 1c(6세대) 순으로 개발되는데, 세대를 거듭할수록 선폭이 미세해져 성능과 전력 소비 효율이 높아진다.
반도체 업계 관계자는 “마이크론이 최근 1c D램 공정을 활용한 LPDDR5X를 공개한 만큼 삼성전자도 같은 공정을 활용할 것”이라며 “이전 세대에서 1b 공정을 활용한 만큼, 당연히 LPDDR6는 1c 공정으로 개발할 것으로 보인다”고 말했다.
전 부회장은 퀄컴 등에 LPDDR6 공급을 노릴 것으로 보인다.
네덜란드 IT매체 샘모바일에 따르면 퀄컴은 차세대 노트북용 시스템온칩(SoC) ‘스냅드래곤X 엘리트2’에 LPDDR6 D램을 탑재할 것으로 알려졌다. 올해 9월23일 열리는 퀄컴 ‘스냅드래곤 서밋 2025’에서 처음 공개될 것으로 예상된다.
LPDDR6의 성공은 삼성전자 실적에도 상당한 영향을 미칠 전망이다. CXMT가 서버용 DDR5 메모리와 LPDDR5X 공급량을 늘리며 D램 판매 가격을 떨어뜨리고 있기 때문이다.
▲ 중국 창신메모리(CXMT) LPDDR5 메모리반도체 홍보용 이미지. < CXMT > |
CXMT는 2026년까지 DDR4 D램의 생산을 단계적으로 중단하겠다고 밝히며, DDR5로 공정 전환을 진행하고 있다. CXMT는 올해 말까지 월 웨이퍼 생산량을 30만 장까지 늘린다는 목표를 잡았는데, 이는 2024년 삼성전자 월 생산량의 45% 수준이다.
대만 디지타임스에 따르면 2025년 말 CXMT의 전체 D램 생산량 가운데 60%는 DDR5와 LPDDR5X, LPDDR5 등이 차지할 것으로 전망된다.
다만 일각에서는 CXMT의 추격이 과장됐다고 주장하고 있다. 아직 발열 문제와 수율(완성품 비율) 등 해결할 문제가 많고, 미국의 대중국 반도체 수출 규제 강화로 기술 개발이 지연될 수 있다는 것이다.
디지타임스는 CXMT의 DDR5와 LPDDR5가 아직 불안정한 단계라고 평가했다. 특히 CXMT의 DDR5는 60°C 이상의 온도에서 정상 작동하지 않는 것으로 알려졌다. 삼성전자의 DDR5는 85°C에서도 작동이 가능하다.
미국 금융증권사 JP모간은 트럼프 행정부가 중국을 상대로 전자설계자동화(EDA) 관련 수출 규제를 강화하면서 CXMT의 범용 DDR5 메모리 개발에 차질이 생길 것이란 전망을 내놨다.
JP모간은 “CXMT는 1y와 1z 나노 노드와 유사한 10z4나노 공정을 운영하고 있는 것으로 알려졌다”며 “강화된 EDA 규제로 DDR5 수율 향상이 지연돼, 해당 제품의 수급이 어려운 환경에 놓일 수 있다”고 분석했다. 김호현 기자